Intel est fier de son Nehalem

Avec Larrabee et l’AVX de Sandy Bridge, Intel a présenté lundi après-midi de nouveaux détails sur l’architecture de se futurs CPU Nehalem.

La fin du FSB

Pour Nehalem, les efforts d’Intel ont porté d’une part sur la bande passante disponible pour les communications sur toute la plateforme. D’abord Nehalem aura un nouveau bus système, Quick Path Interconnect (QPI), équivalent de l’HyperTransport d’AMD. D’après Intel, ce bus délivrera jusqu’à 25,6 Go/s par lien. Point à point, ce bus pourra relier deux processeurs directement entre eux (sans passer par le chipset) ou un processeur au chipset (un lien dédié à chaque CPU). Bref, c’est la fin du goulet d’étranglement FSB.

Amélioration de l’IPC

D’autre part, Intel a cherché à optimiser les coeurs d’exécution de ses CPU. Par l’arrivée de nouvelles instructions “SSE 4.2”, mais aussi par d’autres optimisations plus subtiles. Ainsi le prédicteur de branchement reçoit un nouvel étage, le tampon de chargement des instructions out-of-order a grossi, les algorithmes internes de synchronisation des threads ont été accélérés etc. Sans oublier le retour de l’HyperThreading, renommé Simultaneous Multi-threading, et annoncé comme “extrêmement efficace énergétiquement” et boosté par le plus grand cache et la bande passante mémoire plus importante du Nehalem.

Nouvelle architecture de cache unifié

Le cache, justement, parlons-en. Un CPU Nehalem pourra posséder jusqu’à huit coeurs. Chacun aura un cache L1 de 64 ko (32 ko pour les données, 32 ko pour les instructions), et un cache L2 de 256 ko. Le cache L3 sera partagé par tous les coeurs, et d’une taille maximale de 8 Mo. Il aura la particularité d’être de type inclusif, c’est-à-dire que toutes les données présentes dans les caches L1 et L2 seront forcément dans le L3. L’intérêt est de raccourcir les périodes de recherche dans le cache par un coeur. En effet, si une donnée n’est pas dans le L3, elle ne sera pas dans les L1 ou L2 individuels des coeurs.