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Intel et son nouveau transistor à 3 grilles

Par - Source: Presence PC | B 35 commentaires

Intel vient de faire la démonstration de nouveaux transistors CMOS à 3 grilles dont la singularité et d’utiliser à la fois des diélectriques de grilles high-k, des électrodes de grille métallique, et le strained silicon.

En effet, Intel avait pour rappel déjà annoncé le premier transistor à 3 grilles en septembre 2002. Puis, le géant à ensuite expérimenté les 3 éléments améliorés séparément, avant d’annoncer aujourd’hui leur réunification et leur intégration. Le but ? Réduire la consommation des transistors, à la fois en diminuant les courants de fuite mais également les besoins en courant dynamique.

Géométrie : se rapprocher d’une grille circulaire

La première amélioration du transistor à 3 grilles sur le transistor planaire traditionnel réside dans sa géométrie : le transport du courant dans une fine couche supérieur est en effet problématique dans la mesure où il favorise les courants de fuite vers le substrat lorsque le transistor est en position fermé.

Ce problème est de plus en plus critique avec la réduction de la taille de la grille (à chaque amélioration de la finesse de gravure donc). A l’inverse, un transistor idéal disposerait d’une grille entourant complètement le canal source-drain à la manière d’une gaine :

Sans arriver jusque là, le transistor à 3 grilles améliore la situation en entourant, comme son nom l’indique, 3 des 4 côtés du canal, via une grille par côté. Gain : moins de courants de fuite.

La photo de ce transistor est encore plus parlante et permet très nettement de voir les 3 côtés couverts.

Optimiser davantage : High-k et strained silicon

Comme cette géométrie seule n’est pas suffisante afin de réduire la consommation, Intel utilise des diélectriques high-k au niveau de l’isolant de grille, ainsi que des grilles métalliques au lieu de polysilicium (gains : fréquences plus élevées et moins d’énergie gaspillée). L’addition de strained silicon (étirement des atomes de silicium sur les transistors NMOS et resserrement dans le cas des transistors PMOS) permet enfin de gagner en mobilité et donc en performances (gains : diminution de la puissance dynamique et fréquences plus élevées).

Des chiffres

Comme toujours ces améliorations peuvent être utilisées soit dans le sens d’une consommation plus faible, ou de fréquences plus élevées : comparé aux transistors 0.065µ d’Intel, ce dernier avance une augmentation de vitesse de 45 % ou une réduction des courants de fuite d’un facteur de 50. A fréquence équivalente, il parle également d’une réduction de la consommation totale de 35 %. Petit bémol toutefois : Intel ne pense pas pouvoir les intégrer avant le passage à une finesse de gravure de 0.032µ au mieux, soit en 2009.

Commentaires
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  • fourbe , 12 juin 2006 11:03
    article vraiment interessant :) 
    Même si la perspective de 2009 (soit 2010-2011 dans nos machines) me semble loin c'est vraiment cool . Peut être que la barre des 4ghz va considérablement tomber :D 
    si c'est le cas, j'attends de voir la riposte d'AMD
  • enguerran , 12 juin 2006 11:42
    Je plussoie, il est vraiment très bien fait cet article :jap: 
  • Caabale , 12 juin 2006 11:44
    Petite correction : en francais, "gate" se dit "grille" et pas "porte", quand on parle de transistors ;) 
  • cyrano , 12 juin 2006 11:54
    grille ou base mais pas porte.

    Strained silicon, c'est silicium contraint.
  • Florian c , 12 juin 2006 12:00
    Caabale > Yep pardon. :jap: 
  • Florian c , 12 juin 2006 12:01
    Cyrano > Certes mais là on a beaucoup plus l'habitude de parler en français de Strained silicon, l'expression a été utilisée telle qu'elle à l'origine donc je préfères continuer à l'utiliser pour ne pas embrouiller inutilement l'esprit...
  • fourbe , 12 juin 2006 12:10
    Citation :
    Petite correction : en francais, "gate" se dit "grille" et pas "porte", quand on parle de transistors ;) 

    ouai peut etre mais bon un novice ne fera pas la différence :D 
    c'est sur que ca se voit quand on a étudié les transistors.

    sinon je me demande juste comment ils peuvent dire que ca fait des transistors à 3 grilles alors que ce n'est qu'une grille mais qui entoure 3 coté de la partie échange drain-source.
    j'aurais aimé savoir les temps de basculement de tel transistor. Si tu avais quelques caractéristiques techniques :) 
  • Florian c , 12 juin 2006 12:16
    Je cherches des infos complémentaires la dessus (et aussi chez AMD histoire de pouvoir comparer), mais pour l'instant rien.
  • rosco , 12 juin 2006 12:41
    Oui le terme "3 grilles" est abusif, il n'y en a qu'une seule, seule sa forme change. Ca fait mieux pour les marketeux : 3 grilles donc vous surferez sur Internet 3 fois plus vite :D 
  • pascalp , 12 juin 2006 12:52
    Sci finder, il y a que ca de vrai :D 
    Attention, c'est du technique et peut-etre hors sujet, j'ai vaguement lu.

    http://hfr.parois.net/presencepc.pdf
  • cyrano , 12 juin 2006 12:52
    En général la grille est définit par sa surface de contact. Il y a 3 surfaces, donc trois grilles.

    Je crois surtout que c'est pour faire echo au système à double grilles qui existent depuis longtemps. (en gros 2 barres qui coupe le canal entre le drain et la source)
  • Caabale , 12 juin 2006 13:37
    Citation :
    grille ou base mais pas porte.

    Strained silicon, c'est silicium contraint.


    Base, c'est pour les transistors bipolaires, pas pour les transistors MOS ;) 

    Sinon, la diminution de la consommation est permise par les dielectriques high-k, parce que les 3 grilles auraient tendance a la faire augmenter (+ de surface de grille = + de courant de commutation et + de fuites).

    Et je plussoie, bon article :jap: 
  • fourbe , 12 juin 2006 13:43
    caabale ingénieur électronicien ?

    me semble pas qu'on apprenne ca en baytayhaysse
  • fourbe , 12 juin 2006 14:09
    Citation :
    Fourbe> En BTS (ou à l'école), on apprend pas grand chose.
    Tu le saurais si tu y étais allé !

    :D  :lol:  :pt1cable:  :kaola:  :sol: 

    j'y suis allé :o 
    et j'en suis revenu :sol: 
    et j'y retournerais plus :lol: 
  • rosco , 12 juin 2006 14:48
    C'est une évo des FinFET (double grille par symétrie) et d'ailleurs Intel avait déjà présenté son Trigate il y a au moins 2 ans :o 
  • Caabale , 12 juin 2006 17:00
    Citation :
    J'aimerai déjà avoir ces transistors sous la main pour remplacer les MOSFET actuels. Ils sont déjà bons, mais pas autant que ceux de nos CPU.

    Caabale> +oo
    GDS et CBE


    Pas compris.

    Citation :
    caabale ingénieur électronicien ?

    me semble pas qu'on apprenne ca en baytayhaysse


    Oui, d'ailleurs, tout ce que j'ai dit, c'est de memoire, parce que maintenant, je fais du numerique, et je touche pas aux transistors
  • joce , 12 juin 2006 17:54
    Citation :
    Pas compris.



    Oui, d'ailleurs, tout ce que j'ai dit, c'est de memoire, parce que maintenant, je fais du numerique, et je touche pas aux transistors

    souviens toi ces passionants sense amplifiers en techno SOI
  • joce , 12 juin 2006 17:55
    n'empêche va bientôt falloir sortir des softs EDA qui gèrent la 3D
  • joce , 12 juin 2006 17:56
    Citation :
    Pas compris.
    il est d'accord avec toi
    Grille Drain Source
    Base Collecteur Emetteur :o 
  • joce , 12 juin 2006 18:04
    Citation :
    Base, c'est pour les transistors bipolaires, pas pour les transistors MOS ;) 

    Sinon, la diminution de la consommation est permise par les dielectriques high-k, parce que les 3 grilles auraient tendance a la faire augmenter (+ de surface de grille = + de courant de commutation et + de fuites).

    Et je plussoie, bon article :jap: 

    pas uniquement par le high-k, le fait d'entourer le canal fait que le courant est mieux "contenu".
    n'empêche du 3-gates sur SOI ca doit bien roxer, parce que le SiO2 evite que le courant se barre dans le bulk et que les deux faces laterales de la grille "retiennent" prisonnier lateralement le courant.
    ca serait d'ailleurs interessant que SOITEC soient capable d'utiliser ce même dielectriques high-k pour la couche d'isolation du SOI, plutôt que du SiO2 :D 
    Mais niveau process ca doit être bcp plus chaud quand même :D 
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