Se connecter avec
S'enregistrer | Connectez-vous

Intel et son nouveau transistor à 3 grilles

Par - Source: Presence PC | B 35 commentaires

Intel vient de faire la démonstration de nouveaux transistors CMOS à 3 grilles dont la singularité et d’utiliser à la fois des diélectriques de grilles high-k, des électrodes de grille métallique, et le strained silicon.

En effet, Intel avait pour rappel déjà annoncé le premier transistor à 3 grilles en septembre 2002. Puis, le géant à ensuite expérimenté les 3 éléments améliorés séparément, avant d’annoncer aujourd’hui leur réunification et leur intégration. Le but ? Réduire la consommation des transistors, à la fois en diminuant les courants de fuite mais également les besoins en courant dynamique.

Géométrie : se rapprocher d’une grille circulaire

La première amélioration du transistor à 3 grilles sur le transistor planaire traditionnel réside dans sa géométrie : le transport du courant dans une fine couche supérieur est en effet problématique dans la mesure où il favorise les courants de fuite vers le substrat lorsque le transistor est en position fermé.

Ce problème est de plus en plus critique avec la réduction de la taille de la grille (à chaque amélioration de la finesse de gravure donc). A l’inverse, un transistor idéal disposerait d’une grille entourant complètement le canal source-drain à la manière d’une gaine :

Sans arriver jusque là, le transistor à 3 grilles améliore la situation en entourant, comme son nom l’indique, 3 des 4 côtés du canal, via une grille par côté. Gain : moins de courants de fuite.

La photo de ce transistor est encore plus parlante et permet très nettement de voir les 3 côtés couverts.

Optimiser davantage : High-k et strained silicon

Comme cette géométrie seule n’est pas suffisante afin de réduire la consommation, Intel utilise des diélectriques high-k au niveau de l’isolant de grille, ainsi que des grilles métalliques au lieu de polysilicium (gains : fréquences plus élevées et moins d’énergie gaspillée). L’addition de strained silicon (étirement des atomes de silicium sur les transistors NMOS et resserrement dans le cas des transistors PMOS) permet enfin de gagner en mobilité et donc en performances (gains : diminution de la puissance dynamique et fréquences plus élevées).

Des chiffres

Comme toujours ces améliorations peuvent être utilisées soit dans le sens d’une consommation plus faible, ou de fréquences plus élevées : comparé aux transistors 0.065µ d’Intel, ce dernier avance une augmentation de vitesse de 45 % ou une réduction des courants de fuite d’un facteur de 50. A fréquence équivalente, il parle également d’une réduction de la consommation totale de 35 %. Petit bémol toutefois : Intel ne pense pas pouvoir les intégrer avant le passage à une finesse de gravure de 0.032µ au mieux, soit en 2009.

Donnez votre avis