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Le double motif, un passage obligé

Miniaturisation des transistors et agrandissement des wafers : comprendre les enjeux technologiques
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Le double motif est un ensemble de technologies qui permettent d’utiliser les outils de production existants afin d’abaisser le facteur de résolution (k₁) pour obtenir une valeur inférieure à 0,25. Grossièrement, le but est d’exposer le wafer deux fois d’affilé dans le but de créer des motifs complémentaires afin que le demi-pitch final soit plus petit que celui qu’il est possible d’atteindre à l’aide d’une seule exposition.


Deux expositions en valent mieux qu’une


Très schématiquement, on peut comparer cela à un individu qui achète et installe une palissade préfabriquée, mais qui juge que l’espace entre les pieux est trop grand. Une des solutions à ce problème est d’acheter un autre modèle identique et ficher les planches de manière à les intercaler par rapport aux premières afin de réduire l’espace disponible.



Ainsi, avec le double motif, il est théoriquement possible de réduire la taille du demi-pitch par deux, ce qui explique qu’avec des outils pouvant graver en 36 nm, on parle aujourd’hui d’aller jusqu’au 18 nm. De plus, ce procédé se prête bien à la lithographie de puces électroniques, car les motifs gravés se répètent souvent avec des distances similaires. Bref, la symétrie inhérente à l’architecture des puces signifie qu’il est facile de scinder le procédé d’exposition en deux étapes distinctes.


La trinité du double patterning


Le monde du double patterning regroupe une multitude de technologies qui ont toutes pour but d’exposer le wafer de multiples fois, mais qui utilisent des méthodes parfois très différentes pour y arriver. Par souci de concision et au vu de la nature de cet article, il serait inopportun de détailler toutes les méthodes développées par les fondeurs. Nous nous arrêterons donc seulement sur les trois méthodes les plus populaires.



Le litho-etch-litho-etch (LELE ou exposition-excavation-exposition-excavation) est très proche de l’analogie de la palissade. On expose le wafer, puis on retire chimiquement les parties exposées et on recommence. Pratique, cette technique a le désavantage de doubler les coûts et les temps de fabrication et de ne pas pardonner le mauvais alignement du masque. Le litho-freeze-litho-etch (LFLE ou exposition-gèle-exposition-excavation) est similaire à la première méthode, mais au lieu de retirer la première partie du wafer exposée, on gèle la galette pour ensuite procéder à la seconde exposition. Le gèle chimique appliqué évite que la première couche exposée n’interfère lors de la seconde exposition. Les scientifiques ont encore besoin de perfectionner l’étape du gel, mais le LFLE est très prometteur, car il permet une réduction des coûts par rapport au LELE.



Enfin, la technique du sidewall-spacer (espaceur de murs latéraux) gère mieux les problèmes d’alignement du masque. Elle demande la création de lignes séparées par un espace deux fois plus grand que nécessaire et qui représente les contours externes du motif. On procède ensuite à la gravure de lignes adjacentes des deux côtés des lignes modèles qui sont retirées. On se retrouve alors avec deux fois plus de lignes qu’au départ et un espace deux fois plus petit.


Le LELE et LFLE pour les processeurs et le Sidewall-spacer pour les mémoires


ASML, Canon et Nikon, les trois plus grands équipementiers, privilégient aujourd’hui le LELE et le LFLE pour des raisons techniques et commerciales, les améliorations dans l’alignement des wafers obligeant l’achat de nouvelles machines contrairement au sidewall-spacer qui peut être optimisé avec les machines existantes. Applied Materials, un autre fournisseur de scanners, se concentre quant à lui sur le sidewall-spacer. Aujourd’hui, les fabricants de processeurs privilégient souvent le LELE et LFLE tandis que les fabricants de mémoires font souvent appel au sidewall-spacer qui est plus adapté à la création de cellules de stockage. En effet, cette méthode multiplie rapidement le nombre d’expositions nécessaires lorsque la complexité de la puce approche celles des processeurs, augmentant les coûts de production.



Le double patterning en 32 nm fut démontré pour la première fois par des chercheurs belges de l’institut de micro-électroniques et composants (IMEC) en juillet 2007 et comme on a pu le voir, cette méthode lithographique permet de continuer à atteindre les objectifs de Moore. Le problème est qu'elle coûte cher et est extrêmement sensible aux erreurs, un mauvais alignement pouvant complètement ruiner toute une série de puces. Elle apporte donc une solution pour le 32 nm et le 22 nm, mais il faudra trouver de nouvelles réponses pour graver en 16 nm.