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ARM améliore son bus pour de meilleures performances

Image 1 : ARM améliore son bus pour de meilleures performances

Dans le monde des SoC ARM, les processeurs évoluent — le Cortex A9 se généralise, le A15 arrive — et les GPU sont de plus en plus puissants, mais il reste toujours un point pénalisant dans les SoC (System on a Chip, puces tout-en-un) : la bande passante mémoire, tant en interne qu’en externe.

ARM vient donc d’annoncer une nouvelle puce qui va permettre d’accélérer le bus interne (qui porte le nom d’AMBA 4) et d’intégrer une gestion matérielle du cache. Autre point intéressant, à la manière d’Intel dans ses dernières puces, la mémoire cache pourra être partagée avec le GPU.

Actuellement, les puces ARM ont généralement un bus partagé entre les différents composants du SoC, un cache de niveau partagé au niveau du CPU et une interface DDR externe sur (seulement) 32 ou 64 bits. Le GPU, dans la majorité des cas, doit donc travailler avec l’interface externe uniquement et la cohérence des données dans le cache partagée est gérée logiciellement, ce qui implique qu’une partie de la bande passante et de la puissance du CPU est utilisée pour cette dernière.

Avec la puce CoreLink CCI-400, on va améliorer deux points : les GPU pourront accéder à la mémoire cache, ce qui améliore les performances, et la cohérence de la mémoire cache sera gérée matériellement, ce qui va permettre d’augmenter la bande passante réellement disponible et donc améliorer — dans une certaine mesure — les performances. Autre point intéressant, le partage des périphériques entre différents OS virtualisés sera plus efficace qu’avec une gestion logicielle classique. Les Cortex A15 — qui prendront en charge la virtualisation — tireront donc parti de ce nouveau bus. Notons qu’Intel a déjà utilisé une technique proche il y a quelques années : les cartes graphiques de l’époque étaient reliées directement au bus VLB, qui était (en simplifiant) le bus externe du processeur 80486.

Au niveau des performances brutes, ARM parle d’un bus large de 128 bits pour les périphériques et d’une fréquence pouvant atteindre la moitié de celle du CPU. On peut donc espérer une bande passante de 20 Go/s dans le meilleur des cas sur le bus, ce qui est assez élevé, même si les implémentations classiques limiteront sûrement la fréquence pour ne pas que la consommation explose. Rappelons que les Atom, s’ils n’utilisent plus de FSB en externe, fonctionnent avec un FSB interne à 667 ou 800 MHz (en QDR), soit une bande passante de 5 à 6 Go/s. Ce dernier garde tout de même un avantage : si le FSB est en théorie moins rapide, la mémoire externe l’est plus, avec généralement de la DDR3-1066 sur deux canaux.

Il faudra attendre quelques mois pour vérifier si les nouveautés se révèlent efficaces dans la pratique, la nouvelle interface étant semble-t-il prévue pour les SoC à base de Cortex A15, attendus en 2012.