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Le processeur Cell

1 : Introduction 2 : La première révolution RISC 4 : L’aveu d’un échec 5 : L’aveu d’un échec (suite) 6 : Les nouveaux enjeux 7 : Le CELL : une vue d’ensemble 8 : Les SPE : la force du Cell 9 : Les SPE : la force du Cell (suite) 10 : Le PPE : le maître d’œuvre 11 : Le PPE : le maître d’œuvre (suite), l'EIB 12 : Conclusion

La quête d’un meilleur ILP

Toutes ces modifications introduites au fil du temps depuis le premier représentant de l’ISA PowerPC n’ont été faîtes que dans un seul but : augmenter le parallélisme d’instructions (en anglais Instruction Level Parallelism ou ILP). Et tout ceci a bien évidemment eu un coût en terme de ressources. En effet il a fallut implémenter un ordonnanceur capable d’extraire de l’ILP d’une fenêtre d’instructions (on appelle fenêtre d’instructions l’ensemble des instructions examiné pour une exécution simultanée), introduire une unité – le tampon de réordonnancement (ou Reorder Buffer en anglais) capable de conserver l’ordre des instructions en cours de traitement toujours plus nombreuses -, ajouter suffisamment de registres de renommage pour résoudre les dépendances de nom… Ajoutons à cette liste déjà longue que l’allongement du pipeline a rendu les branchements de plus en plus coûteux et a donc conduit les architectes à développer des algorithmes de prédiction de branchement plus évolués.

Si l’on examine les derniers représentants des différentes architectures (Athlon 64 et Pentium4 ou PowerPC970) on constate une certaine constance : tous ont dédié énormément de ressources à essayer d’extraire davantage d’ILP et n’ont pas vue une augmentation significative du nombre de ressources d’exécution par rapport à leurs prédécesseurs. Autrement dit la logique de contrôle prend une part de plus en plus prépondérante au sein d’un microprocesseur et ce au détriment de la logique d’exécution. Mais malgré des ressources dédiées toujours plus importantes, cette voie semble sans issue. Il devient en effet de plus en plus difficile d’extraire encore plus d’ILP d’un seul flux d’instructions. Il convient de noter que l’HyperThreading d’Intel est une réponse à ce constat : puisque certaines unités sont inutilisées du fait de l’impossibilité de trouver suffisamment de parallélisme d’instructions dans un seul thread pourquoi ne pas essayer d’en trouver dans un deuxième thread ? Mais ceci ne fait que repousser l’inévitable : les techniques actuelles vont se heurter à un mur et ce mur s’appelle loi des rendements décroissants. Autrement dit ajouter encore des ressources supplémentaires dédiées à extraire du parallélisme d’instruction apportera des gains de plus en plus faibles. Et comme dans le même temps l’augmentation de la fréquence des processeurs est au ralenti ces derniers temps il faut trouver un nouveau moyen d’augmenter la puissance de nos processeurs adorés.

Sommaire :

  1. Introduction
  2. La première révolution RISC
  3. La quête d’un meilleur ILP
  4. L’aveu d’un échec
  5. L’aveu d’un échec (suite)
  6. Les nouveaux enjeux
  7. Le CELL : une vue d’ensemble
  8. Les SPE : la force du Cell
  9. Les SPE : la force du Cell (suite)
  10. Le PPE : le maître d’œuvre
  11. Le PPE : le maître d’œuvre (suite), l'EIB
  12. Conclusion