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L’interface PCIe 2.0 de Rambus en 65 nm

Rambus a mis au point une solution d’interfaçage PCI-Express ( PHY pour Physical-layer Interface) supportant la future spécification PCIe 2.0 et tente de convaincre les fabricants de semi-conducteurs taiwanais de l’adopter. La compagnie a profité de son « Developer Forum » qui s’ouvre aujourd’hui à Taiwan pour annoncer qu’il offrira cette interface ainsi qu’un guide d’implantation pour la technologie 65 nm de TSMC vers la mi-2007.

Une interface prête à l’emploi pour les fabricants de GPU et de chipsets

Présentée le mois dernier à l’IDF, cette solution PCI-Express de deuxième génération est basée sur une version préliminaire de la spécification PCIe 2.0. Rambus ne fait pas partie du consortium industriel PCI-SIG qui préside aux destinées de l’interface PCI-Express et la compagnie n’a aucune intention d’y adhérer dans un futur proche. Le PCI-SIG devrait approuver la spécification finale PCIe 2.0 d’ici la fin de l’année 2006 (voir l’actualité “Le PCI-Express 2.0 en voie de finalisation”). Celle-ci fera passer la vitesse de transfert PCI-Express de 2,5 Gb/s à 5 Gb/s pour chaque ligne PCIe, ce qui pose un nouveau défi aux concepteurs de circuits intégrés. Rambus estime que sa solution est une réponse à ce challenge et vise les fabricants de chipsets et de processeurs graphiques.

Qui sont les clients de Rambus ?

Actuellement, le PHY PCIe 2.0 de Rambus est intégré à des puces conçues pour le processus de fabrication à 90 nm, mais d’ici six mois, cette solution sera proposée pour une gravure à 65 nm, puis 45 nm en 2008. On ignore quels sont les fabricants de chipsets ou de GPU, partenaires de TSMC, à avoir adopté la technologie de Rambus. Par contre, on sait que SIS, XGI et ULI Electronics (appartenant désormais à NVIDIA) ont utilisé le PHY PCIe de première génération développé par Rambus, dans des puces produites chez le fondeur UMC.