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Miniaturisation des transistors et agrandissement des wafers : comprendre les enjeux technologiques

1 : Introduction 2 : Finesse de gravure : signification et pertinence 3 : La pertinence du processus de fabrication 4 : Les limites des finesses définies par l’ITRS 5 : Miniaturisation et défis électriques 6 : Les règles de Dennard 7 : Solutions architecturales aux défis électriques 8 : Miniaturisation et défis lithographiques 9 : Le double motif, un passage obligé 11 : Défis lithographiques à venir 12 : Diamètre et rendement des wafers 13 : Défis économiques du 450 mm 14 : Défis industriels du 450 mm

Miniaturisation et défis technologiques à venir

Image 1 : Miniaturisation des transistors et agrandissement des wafers : comprendre les enjeux technologiquesIl faut savoir que les fondeurs commencent à travailler sur une finesse de gravure en laboratoire des dizaines d’années avant sa sortie. Par exemple, Toshiba a publié les premiers résultats de ses recherches portant sur le 16 nm en 2005. À l’époque, l’ITRS estimait que ce procédé de fabrication serait commercialisé en 2018. Les raisons d’un tel investissement sont évidentes. Surmonter les contraintes physiques, électriques et optiques demande un travail considérable de recherche et développement.

Craintes économiques

Les plus pessimistes estiment d’ailleurs que l’augmentation fulgurante des coûts, inhérente à chaque nouvelle étape technologique, sera le principal frein aux conjectures de Moore. C’est un argument valable qui se défend, mais il ne faut pas non plus oublier que les bénéfices liés à la miniaturisation des transistors sont une motivation énorme pour toute l’industrie qui continue de profiter d’un soutient massif des sociétés et universitaires. De plus, avec l’apparition de marchés émergents et des secteurs fertiles, comme celui des smartphones, tablettes et autres produits mobiles, les apports techniques et commerciaux qui surviennent avec chaque nouveau procédé continuent de faire pencher la balance en faveur de l’innovation. 


Image 2 : Miniaturisation des transistors et agrandissement des wafers : comprendre les enjeux technologiquesÉvolution des transistors


Intel commercialise déjà ses premiers processeurs en 32 nm, AMD devrait le suivre très bientôt et les premières puces avoisinant le 22 nm commencent à sortir des usines (cf. « De la flash en 2x nm chez Hynix »). Cette dernière finesse de gravure pourrait marquer un retour en arrière avec des longueurs de grilles équivalentes à la taille du demi-pitch et si les obstacles technologiques sont bien présents, les fondeurs restent confiants, car les réponses semblent être déjà trouvées.



Ce procédé de fabrication devrait marquer la présence d’un nouveau matériau low-k séparant le transistor de la première couche métallique. Il verra aussi l’apparition de MuGFET (Multiple Gate FET) et MuCFET (Multiple Channel FET) qui sont en fait des transistors en trois dimensions disposant de plusieurs canaux ou plusieurs grilles et qui sont censés répondre aux problèmes de miniaturisation des modèles classiques. Dans le cas des MuGFET, les grilles peuvent être indépendantes ou contrôlées par une même électrode. Intel utilise principalement une structure avec une grille et trois canaux. Ces transistors fonctionnement de la même manière que les anciens modèles, mais répartissent les électrons sur trois canaux, ce qui permet de réduire les fuites. 


Le 22 nm devrait aussi apporter une nouvelle génération de couches d’oxyde high-k utilisant du dioxyde de hafnium (comme on le fait depuis le 45 nm) dopé avec du dioxyde de silicium ou de l’oxyde d’yttrium. Les méthodes de fabrication de la grille devraient aussi changer afin d’optimiser la permittivité. Intel a déjà annoncé qu’il commercialisera ses premiers processeurs en 22 nm durant le second semestre 2011 et il est fort probable qu’il fasse appel à toutes ces innovations.


Image 3 : Miniaturisation des transistors et agrandissement des wafers : comprendre les enjeux technologiquesLes pistes de recherche


Les yeux sont donc tournés vers la prochaine grande étape technologique à franchir, le 16 nm, qui est vu par beaucoup comme un seuil physique qu’il sera difficile de dépasser. En effet, à cette taille, certains métaux de faible permittivité utilisés aujourd’hui seraient trop fragiles pour les électrons qui pourraient causer des dommages plasmiques importants lors de leur circulation. Les problèmes de fuite à cette finesse sont aussi très difficiles à gérer en raison de nombreux effets de tunnel, en plus du fait qu’il faille réduire l’épaisseur des couches d’oxyde de la grille à 0,5 nm (soit environ deux atomes de silicium).

Toshiba a aussi présenté, en juin dernier, des avancés technologiques importantes relatives à la structure de nanofils permettant de miniaturiser les transistors et passer au 16 nm. Il a aussi montré en 2009 une nouvelle couche isolante composée d’un film de strontium germanium (SrGex) de 0,1 à 0,2 nm d’épaisseur pris en sandwich entre du germanium et de l’aluminate de lanthane. Cette nouvelle structure permet d’envisager la fabrication de couches plus fines d’une épaisseur de 0,5 nm, compatibles avec les procédés en 16 nm. 


Des chercheurs chinois ont réussi à fabriquer une couche isolante d’une épaisseur de 0,65 nm en utilisant un couple nitrure de hafnium/dioxyde de hafnium et en procédant à une nitruration de la surface avec de l’ammoniac avant le dépôt de la couche d’oxyde et un recuit à haute température.

Sommaire :

  1. Introduction
  2. Finesse de gravure : signification et pertinence
  3. La pertinence du processus de fabrication
  4. Les limites des finesses définies par l’ITRS
  5. Miniaturisation et défis électriques
  6. Les règles de Dennard
  7. Solutions architecturales aux défis électriques
  8. Miniaturisation et défis lithographiques
  9. Le double motif, un passage obligé
  10. Miniaturisation et défis technologiques à venir
  11. Défis lithographiques à venir
  12. Diamètre et rendement des wafers
  13. Défis économiques du 450 mm
  14. Défis industriels du 450 mm