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Miniaturisation des transistors et agrandissement des wafers : comprendre les enjeux technologiques

1 : Introduction 2 : Finesse de gravure : signification et pertinence 3 : La pertinence du processus de fabrication 4 : Les limites des finesses définies par l’ITRS 6 : Les règles de Dennard 7 : Solutions architecturales aux défis électriques 8 : Miniaturisation et défis lithographiques 9 : Le double motif, un passage obligé 10 : Miniaturisation et défis technologiques à venir 11 : Défis lithographiques à venir 12 : Diamètre et rendement des wafers 13 : Défis économiques du 450 mm 14 : Défis industriels du 450 mm

Miniaturisation et défis électriques

Image 1 : Miniaturisation des transistors et agrandissement des wafers : comprendre les enjeux technologiquesLes évolutions de ces dix dernières années feraient sans aucun doute pâlir les scientifiques les plus brillants du XIXe et XXe siècle. En 2000, l’industrie a livré les premiers semiconducteurs disposant d’une grille d’une longueur de moins de 100 nm et dont la couche d’oxyde (séparant le trio canal-source-drain de la grille) approchait les 1 nm. En 2004, le 90 nm apportait des transistors avec une grille d’une longueur de moins de 40 nm, accusant d’une réduction de 60 % en moins de cinq ans. Selon les dernières prévisions de l’ITRS, en 2024, date de la gravure en 9 nm, la longueur de la grille devrait être de 7,5 nm.

Ralentissements technologiques

On constate néanmoins que le mouvement de miniaturisation de la longueur de la grille, tout comme celui de la longueur du canal, connaît, depuis quelques années, un ralentissement important qui est mis en évidence lorsque l’on analyse les roadmaps de l’ITRS. En 2001, l’agence affirmait que l’on graverait une grille d’une longueur de 9 nm en 2016. En 2009, elle a révisé ses estimations pour faire passer cette valeur à 15,3 nm. La réduction de l’épaisseur des couches d’oxyde de la grille a elle aussi connu une stagnation puisqu’elle n’a perdu « que » 0,1 nm depuis le 90 nm.

La raison est simple. Chaque nouvelle finesse de gravure comporte des défis physiques énormes qu’il faut parfois surmonter en faisant des compromis sur les dimensions des transistors. Ces concessions ont permis d’accélérer la vitesse à laquelle on passe d’une finesse de gravure à l’autre. En 2001, le 22 nm était prévu pour 2016. En 2009, l’ITRS le prévoyait pour 2013 (les premières puces devraient arriver plus tôt), 2016 devant accueillir, selon les prévisions les plus conservatrices, le 16 nm.

Image 2 : Miniaturisation des transistors et agrandissement des wafers : comprendre les enjeux technologiquesLes problèmes de fuites de courant

Si chaque processus de fabrication a des difficultés qui lui sont propres, on retrouve très souvent un problème commun à chaque étape de miniaturisation, celui des fuites de courant. Concrètement, ce phénomène quantique se manifeste par la présence d’un courant électrique parasite circulant à des endroits où il ne devrait pas, ce qui est très problématique lorsqu’un transistor, censé être éteint, ne peut plus contenir le courant ou que la consommation de la puce augmente trop, car il faut un courant plus élevé pour faire traverser le même nombre d’électrons d’un bout à l’autre du transistor parce qu’une partie plus importante se perd. Très grossièrement, on peut comparer cela à un tuyau d’arrosage percé. Ces problèmes augmentent la chaleur interne, limitent la fréquence atteignable et peuvent aussi nuire au bon fonctionnement des composants.

Par exemple, la réduction de l’épaisseur de la couche d’oxyde, qui joue le rôle d’isolant et qui avoisine le nanomètre (l’équivalent de cinq atomes de silicium), peut entraîner un effet de tunnel qui fait que les électrons franchissent cette barrière. Enfin, la plus grande complexité des jonctions peut aussi poser de sérieux problèmes électriques. Pour donner une ampleur des difficultés liées à la miniaturisation des semiconducteurs, on peut souligner qu’en 30 ans les fuites sont passées de moins de 10⁻¹⁰ amps/mm à plus de 10⁻⁷ amps/μm.

Un autre problème très courant est celui de la tension à laquelle le transistor peut fonctionner et qui se situe entre un plafond (Vmax) et un plancher (Vmin). Lorsqu’un transistor est miniaturisé, le principe veut que la tension de seuil (Vmax ou Vth) s’abaisse tandis que la tension minimale (Vmin) augmente, ce qui est problématique, car en limitant la plage de fonctionnement il est plus difficile de distinguer un état éteint d’un état allumé.

Comme l’a montré AMD dans sa dernière conférence lors du Globalfoundries Technology Conference (cf. « AMD parle 32 nm et Fusion »), les fondeurs ont réussi à maintenir les deux valeurs au fil des finesses, la tension maximale et minimale n’ayant presque pas bougé depuis le 90 nm. Néanmoins, avec le 45 nm et surtout depuis le 35 nm, Vmax amorce une descente dangereuse qui pose des problèmes architecturaux et limite le nombre de transistors que l’on peut mettre sur un die.

Sommaire :

  1. Introduction
  2. Finesse de gravure : signification et pertinence
  3. La pertinence du processus de fabrication
  4. Les limites des finesses définies par l’ITRS
  5. Miniaturisation et défis électriques
  6. Les règles de Dennard
  7. Solutions architecturales aux défis électriques
  8. Miniaturisation et défis lithographiques
  9. Le double motif, un passage obligé
  10. Miniaturisation et défis technologiques à venir
  11. Défis lithographiques à venir
  12. Diamètre et rendement des wafers
  13. Défis économiques du 450 mm
  14. Défis industriels du 450 mm