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Miniaturisation des transistors et agrandissement des wafers : comprendre les enjeux technologiques

1 : Introduction 2 : Finesse de gravure : signification et pertinence 3 : La pertinence du processus de fabrication 4 : Les limites des finesses définies par l’ITRS 5 : Miniaturisation et défis électriques 6 : Les règles de Dennard 8 : Miniaturisation et défis lithographiques 9 : Le double motif, un passage obligé 10 : Miniaturisation et défis technologiques à venir 11 : Défis lithographiques à venir 12 : Diamètre et rendement des wafers 13 : Défis économiques du 450 mm 14 : Défis industriels du 450 mm

Solutions architecturales aux défis électriques

Image 1 : Miniaturisation des transistors et agrandissement des wafers : comprendre les enjeux technologiquesLes chercheurs se sont adaptés aux nouvelles contraintes physiques apparaissant avec chaque nouvelle réduction. Cela a parfois signifié que certains aspects du transistor changeaient moins que d’autres.

Les apports architecturaux du 90 nm et du 45 mn

L’exemple le plus commun est la stagnation de l’épaisseur de la couche d’oxyde depuis le 90 nm, ce qui a eu pour conséquence de geler les réductions de tensions et la miniaturisation de la longueur du canal. La densité thermique augmente donc plus rapidement que les performances de nos solutions de refroidissement à air et les scientifiques estimaient, il n’y a pas si longtemps, qu’un processeur monocore ne pouvait pas dépasser les 4 GHz (Ghavam Shahidi, Evolution of CMOS Technology at 32 nm and Beyond, IEEE 2007) et si certaines architectures tolèrent des fréquences supérieures (cf. « Le CPU le plus rapide du monde »), elles restent exceptionnelles. C’est la raison pour laquelle les fabricants de processeurs ont décidé de multiplier les cores, au lieu de compter sur la fréquence de fonctionnement pour améliorer les performances.

Image 2 : Miniaturisation des transistors et agrandissement des wafers : comprendre les enjeux technologiquesEn plus d’ajuster les dimensions et la tension, les scientifiques jouent aussi sur la constitution des matériaux utilisés ou la structure même du transistor. Par exemple, les problèmes de jonction peuvent être évités en rehaussant le couple source-drain qui est constitué de silicium-germanium depuis le 90 nm. L’effet de tunnel au niveau de la couche d’oxyde obligea les fondeurs gravant en 45 nm à utiliser des matériaux possédant un diélectrique high-k. D’une permittivité plus grande que le dioxyde de silicium, le hafmiun ou le zirconium (cf. cette démonstration vidéo d’Intel) permettent d’avoir une couche isolante plus efficace, limitant ainsi l’effet de tunnel, tout en optimisant la capacité électrique de la grille. Les fondeurs ont aussi changé l’électrode de la grille, car avec la miniaturisation, le polysicilium avait tendance à créer une zone dépeuplée de charge au niveau de sa rencontre avec la couche d’oxyde, ce qui provoquait un épaississement de la grille. En utilisant une électrode métallique, on évite un tel phénomène.

Les fabricants utilisent aussi des transistors leurres (dummmy transistors) ou des lignes métalliques leurres, qui ne sont là que pour optimiser la fabrication de la puce, et le placement des transistors fonctionnels. Des oxydes de grille leurres (dummy gate oxide) sont aussi ajoutés afin d’éviter la formation de nitrure lors de la fabrication de la couche d’oxyde de la grille. Si ces méthodes sont très anciennes, les Penryn d’Intel se sont fait remarquer par l’utilisation massive de ces procédés.

Image 3 : Miniaturisation des transistors et agrandissement des wafers : comprendre les enjeux technologiquesArchitectures 3D ou le die stacking

Le die stacking est une technologie qui fait l’objet de beaucoup d’attention, car elle permet de mettre plus de transistors dans un même package sans pour autant accroître la surface de la puce et en offrant des interconnexions plus courtes et plus performantes. Le terme die stacking regroupe de nombreuses technologies, parfois très anciennes et déjà utilisées dans les mémoires, qui ont toutes la même finalité, mais font appelle à des méthodes différentes.

L’empilement de dies différents les uns des autres ou d’une complexité importante étant beaucoup plus difficile à réaliser que l’ajout de modules Flash ou SRAM les uns sur les autres, cette technologie est pour l’instant limitée à des composants précis. Néanmoins, les fondeurs voient dans le die stacking une solution aux problèmes de consommation, car l’architecture permet d’optimiser la gestion du signal et des interconnexions plus petites produisent moins de capacités parasites. Les recherches se concentrent principalement sur le vertical stacking qui empile les dies verticalement avec des interconnexions les traversant (Through Silicon Via ou TSV) ou les contournant. Il est commun de placer une simple couche de silicium entre les dies afin d’éviter l’écrasement des fils et favoriser les dégagements thermiques.

Avant de commercialiser des puces utilisant cette technologie, qui est encore limitée à des architectures simples, les fondeurs devraient empiler les dies en utilisant la technique du Interposer Stacking. Pour faire simple, une couche de silicium est placée en bas de la pile. D’un côté, on a un processeur et de l’autre, une série de dies variés (contrôleur mémoire, mémoire, etc.) empilés les uns sur les autres. Dans cette configuration, les interconnexions partent du CPU pour traverser la couche interposée et relier la pile de dies. AMD a annoncé qu’il utiliserait d’abord cette technologie avant de passer au vertical stacking.

Dans tous les cas, le package doit pouvoir contenir l’architecture, mais aussi favoriser la dissipation thermique et protéger le tout contre les risques d’écrasement lors de l’installation d’un système de refroidissement.

Sommaire :

  1. Introduction
  2. Finesse de gravure : signification et pertinence
  3. La pertinence du processus de fabrication
  4. Les limites des finesses définies par l’ITRS
  5. Miniaturisation et défis électriques
  6. Les règles de Dennard
  7. Solutions architecturales aux défis électriques
  8. Miniaturisation et défis lithographiques
  9. Le double motif, un passage obligé
  10. Miniaturisation et défis technologiques à venir
  11. Défis lithographiques à venir
  12. Diamètre et rendement des wafers
  13. Défis économiques du 450 mm
  14. Défis industriels du 450 mm