Processeur AMD EPYC Milan : 15 tiles et mémoire HBM intégrée ?

Les processeurs EPYC Milan d’AMD sont prévus pour l’année prochaine, sur architecture Zen 3, et en gravure 7 nm+ améliorée (certainement par EUV). Ces puces semblent aller encore plus loin que les actuels EPYC Rome, tout juste disponibles. Elles regrouperaient 15 puces sur leur package, contre 9 aujourd’hui.

Quel cocktail de tiles ?

La question se pose sur la composition exacte de ces puces (appelées tiles) au sein du processeur. Il faudra une puce I/O, mais il semble que le contrôleur mémoire DDR4 à 8 canaux est insuffisant avec plus de 10 puces CPU (soit 80 coeurs au maximum). Il se pourrait alors que le reste des tiles consiste à ajouter de la mémoire HBM sur le package, pour améliorer les latences entre les coeurs de CPU. Mystère total pour l’instant, car les précédentes rumeurs évoquaient un design « 8+1 tiles » classique pour Milan…