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Wafer on wafer : TSMC empile des puces CPU et GPU en 3D

Plus de cœurs, moins de latence ?

Image 1 : Wafer on wafer : TSMC empile des puces CPU et GPU en 3D

Cadence, partenaire de TSMC, a annoncé que le fondeur taiwanais est en train de développer une nouvelle technologie appelée « wafer on wafer ». Il s’agit d’une nouvelle méthode pour superposer des puces (CPU ou GPU) en 3D. Cette technique, contrairement à l’EMIB d’Intel, consiste à empiler plusieurs galettes et de les connecter grâce à des TSV (Thru Silicon Via) à la manière des récentes mémoires flash NAND 3D. Ce procédé permettrait potentiellement de doubler le nombre de coeurs et d’accélérer la vitesse de communication. Notez aussi que les puces ne seront reconnues que comme une seule entité (pas comme avec un SLI par exemple).

Encore difficile à produire

Image 2 : Wafer on wafer : TSMC empile des puces CPU et GPU en 3DLe problème du wafer on wafer est qu’il nécessite une production à très haut rendement. Si une die s’avère non fonctionnel (ou endommagée), celui qui lui est connecté devient inutilisable. Ce système de superposition pourrait donc devenir très coûteux si les galettes n’embarquent pas un nombre très élevé de die en bon état (ce qui n’est souvent pas le cas avec les nouvelles générations). À cause de cette difficulté, il est très probable que TSMC commence avec des gravures d’ancienne génération, qui ont prouvé leur maturité et affichent un rendement de production proche des 90 %.