r-d

Sur vingt jours d’exploitation en Afrique, le taux de disponibilité s’élève à 99,9 %.

Mais le cas échéant, l’entreprise ne ferait que répondre à une demande de ses clients.

Vortex, un projet qui permet une prise en charge de CUDA sur une architecture GPU RISC-V.

Elle n’était que de 4 % en 2019.

À l’avenir, les puces Apple Silicon pourraient ne pas être circonscrites à l’architecture Arm.

La stratégie d’émancipation de Google en matière de puces ne se limitera pas aux seuls smartphones Pixel.

Un seul système CS-2 est capable de gérer une couche d’un réseau neuronal à 120 billions de paramètres.

Des interconnexions TSV offrant une efficacité énergétique 3 fois plus élevée et une densité 15 fois supérieure à celles des micro-bosses 3D.

De la DDR5 TSV 8H haute de seulement 1 mm, alors que la DDR4 TSV 4H mesure 1,2 mm.

Elle couple la densité de la mémoire QLC à la vitesse de la mémoire SLC.

Un robot bardé de capteurs capable de courir à une vitesse maximale de 3,2 m/s.

Des détails sur l’interconnexion entre ce cache 3D vertical et le CCD.

Pour y parvenir, Intel met en place une modulation PAM-3 qui transfère 3 bits sur 2 cycles.

Et mentionne aussi de la mémoire à 8 bits par cellule.

Intel 7, Intel 4, Intel 3, Intel 20A puis Intel 18A : une feuille de route ambitieuse avec un nœud de gravure par an jusqu’en 2025.